Un cam ymlaen, dau gam yn Γ΄l. Os tua cell fflach NAND gyda 16 did wedi'u hysgrifennu i bob un , yna fe allwn ac fe ddylen ni siarad am ysgrifennu pum did i mewn i gell. Ac maen nhw'n dweud. Yn Uwchgynhadledd Cof Flash 2019, Toshiba y syniad o ryddhau cell NAND PLC 5-bit fel y cam nesaf ar Γ΄l meistroli cynhyrchu cof NAND QLC.
Bydd y newid i gof NAND PLC yn ychwanegu 25% arall at gapasiti araeau fflach o'i gymharu Γ’ NAND QLC. Bron allan o'r glas ac am yr un arian, bydd SSD 256 GB yn troi'n un 320 GB. Fodd bynnag, bydd ymwrthedd gwisgo, dibynadwyedd a chyflymder cof fflach yn dioddef. Mae hyn yn annhebygol o atal y diwydiant. Yn union y bydd gyriannau gyda chof NAND PLC wrth wraidd yr atebion hynny lle nad oes angen ailysgrifennu aml, ond mae cyflymder mynediad yn bwysig. Er enghraifft, ar gyfer cofnodi archifau. Mae'n chwarae yn yr un giatiau , pan fydd cerddoriaeth, ffilmiau a chategorΓ―au eraill o ddata yn cael eu cofnodi'n llym yn eu hardaloedd cof a bennwyd ymlaen llaw.
Bydd ymwrthedd gwisgo disgwyliedig cof NAND PLC yn gostwng ar gyfer y dechnoleg proses dosbarth 10 nm o 70 cylch ailysgrifennu (dileu) i 35 cylch. Ar gyfer cof 3D NAND, gall y niferoedd hyn fod yn uwch, gan fod ei gynhyrchiad yn defnyddio prosesau technolegol mwy. Gellir cynyddu nifer y cylchoedd trwy wneud rheolwyr yn fwy cymhleth o ran blociau cywiro gwallau mwy cymhleth, ond bydd gan y rheolwr eisoes y dasg o ddadgodio nid signal 16-lefel mewn cell QLC, ond signal 32-lefel mewn a cell PLC.
Mae angen i chi ddeall hefyd y bydd hyd yn oed llai o le ar gyfer codi tΓ’l (cofnodi lefel) mewn cell PLC nag mewn cell QLC, neu bydd yn rhaid cynyddu arwynebedd y gell ar gyfer recordio 32 lefel. Os na wneir hyn, bydd dibynadwyedd y recordiad yn lleihau neu bydd y rheolydd yn dod yn fwy cymhleth. Mewn gair, mae rhywbeth i siarad amdano. Os bydd y diwydiant yn penderfynu newid i'r cof gyda chell pum-did, ni fydd hyn yn digwydd tan 2021.
Ffynhonnell: 3dnewyddion.ru