Propositum Vortex 3.0, quod GPGPU fontis aperti, in architectura instructionum RISC-V fundatum, ad computationem parallelam per API OpenCL et exemplar executionis SIMT (Single Instruction, Multiple Threads) destinatum est, iam praesto est. Propositum etiam ad investigationem graphicarum tridimensionalium et evolutionem novarum architecturarum GPU adhiberi potest. Schemata, descriptiones fragmentorum ferramentorum in Verilog, simulator, rectores, et documentatio designandi comitans sub licentia Apache 2.0 distribuuntur.
GPGPU in norma RISC-V ISA fundatur, instructionibus additis ad functiones GPU et administrationem filorum sustinendas amplificata. Mutationes architecturae instructionum RISC-V ad minimum reducuntur, et instructiones vectoriales existentes, quotiescumque fieri potest, adhibentur. Instructiones additae includunt: "tex" ad processum texturarum accelerandum; vx_rast ad rasterizationem moderandam; vx_rop ad processum fragmentorum, profunditatis, et perspicuitatis; vx_imadd ad operationes multiplicationis et additionis; vx_wspawn, vx_split, vx_join, vx_tmc, et vx_bar ad greges filorum (frontes undarum) a Machina SIMD paralleliter exsecuti activandos.
GPGPU, quae explicatur, architecturas instructionum RISC-V RV32IMF et RV64IMAFD 32- et 64-bit sustinet et memoriam communem (optionalem), cellas memoriae (cache) L1, L2, et L3, et numerum configurabilem nucleorum, distorsionum, et filorum includere potest. Quisque nucleus etiam numerum configurabilem ALU, FPU, LSU, et SFU includere potest. FPGA Xilinx et Altera ad prototypa creanda adhiberi possunt, et Verilator (simulator Verilog), RTLSIM (simulatio RTL), et SimX (simulatio programmatum) ad simulationem microplagulae adhiberi possunt.
Ad evolutionem applicationum, instrumentarium offertur, quod versiones PoCL (compilatoris et temporis executionis OpenCL) ad Vortex adaptatas, LLVM/Clang, GCC, et Binutils comprehendit. Propositum specificationem OpenCL 1.2 sustinet et auxilium repraesentationis intermediae SPIR-V shaderum per translationem ad OpenCL efficit.
Mutationes in Vortex 3.0 includunt:
- Acervus graphicus apparatus additus est, comprehendens partes ad rasterizationem, mappationem texturarum, et mergendum exitum (OM). Rector Vulkan, vortexpipe, pro Mesa elaboratus est, fundatus in acervo graphico implementato et rasterizatore programmatis lavapipe.
- Facultates Nuclei Tensoris, ad accelerandam exsecutionem exemplorum discendi automatici destinati, amplificatae sunt, auxilium pro sparsitate structurata ad matrices ponderum comprimendas implementato.
- Operatio WGMMA (multiplicatio matricis ad gradum warpgroup) ad multiplicationem matricis in modo asynchrono implementata est.
- Machina DXA (Acceleratio Translationis Datorum) addita est ad accelerandam translationem datorum e memoria globali ad localem.
- Nova architectura, quae in processore mandatorum (CP) et ordinatore nucleorum computandi (KMU - Kernel Management Unit) fundatur, effecta est, quae fila computandi ad latus microprocessoris (microprocessor) distribuere sinit.
- Nova bibliotheca executionis proponitur quae modo non obstruente operatur et abstractiones praebet quae in mandata ferramentorum asynchrone exsecuta convertuntur. Filae programmatum, eventa, moduli, et synchronizatio secundum impedimenta asynchrona cum semanticis adventus/expectationis/eventus sustentantur.
- Subsidium pro Instructionibus Brevioribus RISC-V (RVC) additum est.
- Subsidium ferramentorum pro operationibus atomicis (Atomica Ferramentorum) implementatum est.
- Unitas functionalis functionalis (FPU) omnino redesignata est et novi moduli multiplicatores (Wallace-tree, Folded-radix) et additores (Kogge-Stone) introducti sunt.
- Acervus memoriae virtualis, in unitate administrationis memoriae (MMU) fundatus, cum auxilio architecturae inscriptionum virtualis SV32 32-bit additus est.
- Subsidium pro extensione RISC-V Zicond cum implementatione operationum conditionalium.
- Horologii portatio integrata.
- Suffragium linguae HIP (Heterogeneous Interface for Portability) per structuram chipStar implementatum est, quae HIP in SPIR-V convertit.
- Plena integratio cum simulatore GEM5 praebita est, et subsidium simulatoris SimX in architectura TLM (Transaction-Level Modeling) additum est.
- Additum est subsidium instrumentorum Synopsys et Yosys ad synthesim logicam in fabricatione microplagularum, necnon subsidium ad usum bibliothecarum elementorum ASAP7 (7nm), SAED14 (14nm), et NanGate (15nm).
- Instrumentorum series referentialis ad LLVM 20 et POCL 7.0 renovata est.
Source: opennet.ru
