JEDEC on julkaissut alustavan spesifikaation neljännen sukupolven HBM4-muistille, joka lupaa merkittävää kapasiteetin ja suorituskyvyn kasvua tekoälylle ja korkean suorituskyvyn laskentajärjestelmille.
JEDEC seuraavan sukupolven HBM4 (High-Bandwidth Memory) -muistispesifikaatio, joka lähestyy uuden DRAM-standardin kehittämisen päätökseen saattamista, Tomin laitteisto. Julkaistujen tietojen mukaan HBM4 tukee 2048-bittistä liitäntää pinoa kohden, vaikkakin pienemmällä datanopeudella kuin HBM3E. Lisäksi uusi standardi tarjoaa laajemman valikoiman muistikerroksia, mikä mahdollistaa sen mukauttamisen paremmin erityyppisiin sovelluksiin.
Uusi HBM4-standardi tukee 24 Gt:n ja 32 Gt:n pinoja ja tarjoaa myös konfiguraatioita 4-, 8-, 12- ja 16-kerroksisille pinoille, joissa on pystysuuntaiset TSV-liitännät. JEDEC-komitea on alustavasti sopinut nopeuksista 6,4 Gt/s asti, mutta keskusteluja mahdollisuudesta saavuttaa vielä suurempia tiedonsiirtonopeuksia käydään parhaillaan.
16-kerroksinen pino, joka perustuu 32 gigabitin siruihin, pystyy tarjoamaan 64 Gt:n kapasiteetin, eli tässä tapauksessa prosessori, jossa on neljä muistimoduulia, pystyy tukemaan 256 Gt muistia huippukaistanleveydellä 6,56 TB / s 8192-bittisellä rajapinnalla.
Vaikka HBM4:ssä on kaksinkertainen määrä kanavia pinoa kohden verrattuna HBM3:een ja suurempi fyysinen koko yhteensopivuuden varmistamiseksi, yksi ohjain pystyy käsittelemään sekä HBM3:a että HBM4:ää. Erilaisten muototekijöiden huomioon ottamiseksi tarvitaan kuitenkin erilaisia substraatteja. Mielenkiintoista on, että JEDEC ei maininnut mahdollisuutta integroida HBM4-muistia suoraan prosessoreihin, mikä on ehkä kiehtovin näkökohta uudessa muistityypissä.
Aiemmin SK hynix ja TSMC ilmoittivat yhteistyöstä HBM4-peruskiteiden kehittämisessä, ja hieman myöhemmin European Symposium 2024 -tapahtumassa TSMC vahvisti käyttävänsä 12FFC+ (12nm luokka) ja N5 (5nm luokka) prosesseja näiden kiteiden tuottamiseen.
TSMC:n N5-prosessi mahdollistaa suuremman logiikan ja toimintojen integroinnin, ja yhteenliittämisvälit vaihtelevat välillä 9-6 mikronia, mikä on kriittinen integraatiossa sirulle. TSMC:n 12 nm:n FinFET-teknologiaan perustuva 16FFC+-prosessi tuottaa kustannustehokkaita perusmuotteja, jotka yhdistävät muistin isäntäprosessoreihin piikiekkoja käyttäen.
Huomaa, että HBM4 on suunniteltu ensisijaisesti generatiivisen tekoälyn ja korkean suorituskyvyn laskennan tarpeisiin, jotka vaativat erittäin suurten tietomäärien käsittelyä ja monimutkaisten laskelmien suorittamista. Siksi on epätodennäköistä, että näemme HBM4:n asiakassovelluksissa, kuten GPU. SK hynix odottaa aloittavansa HBM4:n tuotannon vuonna 2026.
Lähde:
Lähde: 3dnews.ru
