इमेक ने 2एनएम प्रक्रिया के लिए आदर्श ट्रांजिस्टर पेश किया

जैसा कि हम जानते हैं, 3 नैनोमीटर प्रोसेस तकनीक में बदलाव के साथ-साथ एक नए ट्रांजिस्टर आर्किटेक्चर में भी बदलाव होगा। उदाहरण के लिए, सैमसंग के शब्दों में, ये MBCFET (मल्टी ब्रिज चैनल FET) ट्रांजिस्टर होंगे, जिनमें ट्रांजिस्टर चैनल नैनोपेज के रूप में एक के ऊपर एक व्यवस्थित कई चैनलों की तरह दिखाई देगा, जो चारों ओर एक गेट से घिरा होगा (अधिक जानकारी के लिए, देखें) 14 मार्च के हमारे समाचारों का संग्रह).

बेल्जियम इमेक केंद्र के डेवलपर्स के अनुसार, यह एक प्रगतिशील ट्रांजिस्टर संरचना है, लेकिन ऊर्ध्वाधर फिनफेट गेट्स का उपयोग करने वाला आदर्श ट्रांजिस्टर नहीं है। 3 नैनोमीटर से कम तत्वों के पैमाने वाली प्रक्रिया प्रौद्योगिकियों के लिए आदर्श संरचना होगी विभिन्न ट्रांजिस्टर संरचना, जो बेल्जियम द्वारा प्रस्तावित किया गया था।

इमेक ने अलग-अलग पेज या फोर्कशीट वाला एक ट्रांजिस्टर विकसित किया है। ये ट्रांजिस्टर चैनलों जैसे ही ऊर्ध्वाधर नैनोपेज होते हैं, लेकिन एक ऊर्ध्वाधर परावैद्युत द्वारा अलग किए जाते हैं। परावैद्युत के एक तरफ n-चैनल वाला एक ट्रांजिस्टर बनाया जाता है, दूसरी तरफ p-चैनल वाला। और दोनों एक ऊर्ध्वाधर पसली के आकार के एक सामान्य गेट से घिरे होते हैं।

विभिन्न चालकता वाले ट्रांजिस्टरों के बीच डाई पर दूरी कम करना आगे की प्रक्रिया स्केलिंग के लिए एक और बड़ी चुनौती है। टीसीएडी सिमुलेशन ने पुष्टि की है कि अलग-अलग पृष्ठों वाले ट्रांजिस्टर डाई क्षेत्र में 20 प्रतिशत की कमी प्रदान करेंगे। सामान्य तौर पर, नया ट्रांजिस्टर आर्किटेक्चर मानक लॉजिक सेल की ऊँचाई को 4,3 ट्रैक तक कम कर देगा। सेल सरल हो जाएगा, जो SRAM मेमोरी सेल के निर्माण पर भी लागू होता है।

नैनोपेज ट्रांजिस्टर से अलग-अलग नैनोपेज वाले ट्रांजिस्टर पर जाने से समान बिजली खपत के साथ 10% प्रदर्शन लाभ मिलेगा, या बिना किसी प्रदर्शन लाभ के 24% बिजली की कमी होगी। 2nm प्रक्रिया के सिमुलेशन से पता चला है कि अलग-अलग नैनोपेज का उपयोग करने वाला एक SRAM सेल, p- और n-जंक्शनों के बीच 30nm की दूरी के साथ, संयुक्त क्षेत्र में 8% तक की कमी और प्रदर्शन लाभ प्रदान करेगा।

स्रोत: 3dnews.ru