ご存知のとおり、TSMCは今年5月に18nm製品のパイロット生産を開始しました。 これは台湾の新しいFab XNUMX工場で起こりました。 5nm ソリューションのリリースのため。 5nm N5 プロセスを使用した量産は、2020 年の第 5 四半期に開始される予定です。 同年末までに、生産的な5nmプロセス技術またはNXNUMXP（パフォーマンス）に基づくチップの生産が開始される予定です。 プロトタイプチップが利用可能になったことで、TSMCは新しいプロセス技術に基づいて製造される将来の半導体の機能を評価できるようになり、同社はXNUMX月に詳細について説明する予定だ。 しかし、あなたはすでに何かを見つけることができます IEDM 2019 でのプレゼンテーションのために TSMC によって提出された要約より。
詳細を明らかにする前に、TSMC の以前の声明からわかっていることを思い出してみましょう。 7nm プロセスと比較して、5nm チップの純性能は 15% 向上し、性能が同じであれば消費電力は 30% 削減されると言われています。 N5P プロセスにより、さらに 7% の生産性が向上し、消費量が 15% 節約されます。 論理素子の密度は1,8倍になります。 SRAM セルのスケールは 0,75 倍変化します。
5nmチップの生産において、EUVスキャナの使用規模は成熟した生産レベルに達するでしょう。 トランジスタのチャネル構造は、おそらくシリコンと一緒に、またはシリコンの代わりにゲルマニウムを使用することによって変更されるでしょう。 これにより、チャネル内の電子の移動度が向上し、電流が増加します。 このプロセス テクノロジはいくつかの制御電圧レベルを提供し、そのうちの最高レベルでは 25 nm プロセス テクノロジの場合と比較して 7% の性能向上が得られます。 I/O インターフェイスのトランジスタ電源の範囲は 1,5 V ～ 1,2 V です。
メタライゼーションやコンタクト用のスルーホールの製造では、さらに抵抗の低い材料が使用されます。 超高密度コンデンサは金属-誘電体-金属回路を使用して製造され、生産性が4%向上します。 一般に、TSMC は新しい low-K 絶縁体の使用に切り替える予定です。 新しい「ドライ」プロセスである金属反応性イオンエッチング（RIE）がシリコンウェーハ処理回路に導入され、銅を使用した従来のダマスカスプロセス（30nm未満の金属コンタクトの場合）が部分的に置き換えられます。 また、銅導体と半導体の間にバリアを形成するために（エレクトロマイグレーションを防ぐために）グラフェン層が初めて使用されます。
IEDM の 5 月のレポートの文書から、1,84nm チップの多くのパラメータがさらに優れていることがわかります。 したがって、論理素子の密度はさらに高くなり、0,021 倍に達します。 SRAM セルも面積が 2 µm15 と小さくなります。 実験用シリコンの性能はすべて順調で、30% の増加が得られ、高周波がフリーズした場合には消費量が XNUMX% 削減される可能性があります。
新しいプロセス技術により、0,73 つの制御電圧値から選択できるようになり、開発プロセスと製品に多様性が加わり、EUV スキャナの使用により生産が簡素化され、確実に安価になります。 TSMC によると、EUV スキャナに切り替えると、7nm プロセスと比較して線形解像度が XNUMX 倍向上します。 たとえば、最初の層の最も重要なメタライゼーション層を製造するには、従来の XNUMX 枚のマスクの代わりに XNUMX 枚の EUV マスクだけが必要となり、したがって XNUMX 枚の製造サイクルではなく XNUMX 回の製造サイクルだけで済みます。 ところで、EUV投影を使用する場合、チップ上の素子がどれだけきれいに表示されるかに注目してください。 美しさ、それだけです。
出所： 3dnews.ru