De Rostec State Corporation en het technologiebedrijf Yadro (ICS Holding) zijn van plan om tegen 2025 een nieuwe processor voor laptops, pc's en servers te ontwikkelen en te beginnen met de productie, gebaseerd op de RISC-V-architectuur. Het is de bedoeling om werkplekken in Rostec-divisies en instellingen van het Ministerie van Onderwijs en Wetenschap, het Ministerie van Onderwijs en het Ministerie van Volksgezondheid van de Russische Federatie uit te rusten met computers op basis van de nieuwe processor. Er zal 27,8 miljard roebel in het project worden geïnvesteerd (inclusief 9,8 miljard uit de federale begroting), wat meer is dan de totale investeringen in de productie van Elbrus- en Baikal-processors. In overeenstemming met het businessplan zijn ze van plan om in 2025 60 systemen op basis van nieuwe processors te verkopen en hiervoor 7 miljard roebel te verdienen.
Sinds 2019 is Yadro, een server- en opslagbedrijf, eigenaar van Syntacore, een van de oudste ontwikkelaars van gespecialiseerde open en commerciële RISC-V IP-cores (IP Core), en ook een van de oprichters van de non-profitorganisatie RISC-V International, dat toezicht houdt op de ontwikkeling van de RISC-V-instructiesetarchitectuur. Er zijn dus meer dan genoeg middelen, ervaring en competentie om een nieuwe RISC-V-chip te creëren.
Er wordt gemeld dat de chip die wordt ontwikkeld een 8-coreprocessor zal bevatten die werkt op 2 GHz. Voor de productie is het de bedoeling om het technische proces van 12 nm te gebruiken (ter vergelijking: Intel is van plan in 2023 een chip te produceren op basis van de SiFive P550 RISC-V-kern met behulp van 7 nm-technologie, en in 2022 wordt verwacht dat het in China de XiangShan-chip zal produceren , ook werkend op een frequentie van 2 GHz, met behulp van het technische proces 14 nm).
Syntacore biedt momenteel voor licentieverlening de RISC-V SCR7-kern aan, geschikt voor gebruik in consumentencomputers en ter ondersteuning van het gebruik van Linux-gebaseerde systemen. SCR7 implementeert de RISC-V RV64GC-instructiesetarchitectuur en omvat een virtuele geheugencontroller met ondersteuning voor geheugenpagina's, MMU, L1/L2-caches, drijvende-komma-eenheid, drie privilegeniveaus, AXI4- en ACE-compatibele interfaces en SMP-ondersteuning (tot 8 kernen).
Wat de software betreft, wordt RISC-V-ondersteuning met succes ontwikkeld in Debian GNU/Linux. Bovendien kondigde Canonical eind juni de vorming aan van kant-en-klare builds van Ubuntu 20.04 LTS en 21.04 voor de RISC-V-borden SiFive HiFive Unmatched en SiFive HiFive Unleashed. RISC-V is onlangs ook geporteerd naar het Android-platform. Opmerkelijk is dat Yadro sinds 2017 een Silver-lid is van de Linux Foundation en tevens lid is van het OpenPOWER Foundation-consortium, dat de OpenPOWER-instructiesetarchitectuur (ISA) promoot.
Bedenk dat RISC-V een open en flexibel machine-instructiesysteem biedt waarmee microprocessors kunnen worden gebouwd voor willekeurige toepassingen zonder daarvoor royalty's te vereisen of gebruiksvoorwaarden op te leggen. Met RISC-V kunt u volledig open SoC's en processors maken. Momenteel ontwikkelen verschillende bedrijven en gemeenschappen onder verschillende gratis licenties (BSD, MIT, Apache 2.0) op basis van de RISC-V-specificatie enkele tientallen varianten van microprocessorkernen, SoC's en reeds geproduceerde chips. Besturingssystemen met hoogwaardige ondersteuning voor RISC-V zijn onder meer GNU/Linux (aanwezig sinds de releases van Glibc 2.27, binutils 2.30, gcc 7 en de Linux kernel 4.15) en FreeBSD.
Bron: opennet.ru