ਦਸੰਬਰ ਵਿੱਚ IEDM 2019 ਕਾਨਫਰੰਸ ਵਿੱਚ, TSMC 5nm ਪ੍ਰਕਿਰਿਆ ਤਕਨਾਲੋਜੀ ਬਾਰੇ ਵਿਸਥਾਰ ਵਿੱਚ ਗੱਲ ਕਰੇਗਾ

ਜਿਵੇਂ ਕਿ ਅਸੀਂ ਜਾਣਦੇ ਹਾਂ, ਇਸ ਸਾਲ ਦੇ ਮਾਰਚ ਵਿੱਚ, TSMC ਨੇ 5nm ਉਤਪਾਦਾਂ ਦਾ ਪਾਇਲਟ ਉਤਪਾਦਨ ਸ਼ੁਰੂ ਕੀਤਾ। ਇਹ ਤਾਈਵਾਨ ਵਿੱਚ ਨਵੇਂ ਫੈਬ 18 ਪਲਾਂਟ ਵਿੱਚ ਹੋਇਆ, ਵਿਸ਼ੇਸ਼ ਤੌਰ 'ਤੇ ਬਣਾਇਆ ਗਿਆ 5nm ਹੱਲਾਂ ਦੀ ਰਿਹਾਈ ਲਈ. 5 ਦੀ ਦੂਜੀ ਤਿਮਾਹੀ ਵਿੱਚ 5nm N2020 ਪ੍ਰਕਿਰਿਆ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋਏ ਵੱਡੇ ਉਤਪਾਦਨ ਦੀ ਉਮੀਦ ਹੈ। ਉਸੇ ਸਾਲ ਦੇ ਅੰਤ ਤੱਕ, ਉਤਪਾਦਕ 5nm ਪ੍ਰਕਿਰਿਆ ਤਕਨਾਲੋਜੀ ਜਾਂ N5P (ਪ੍ਰਦਰਸ਼ਨ) 'ਤੇ ਅਧਾਰਤ ਚਿਪਸ ਦਾ ਉਤਪਾਦਨ ਸ਼ੁਰੂ ਕੀਤਾ ਜਾਵੇਗਾ। ਪ੍ਰੋਟੋਟਾਈਪ ਚਿੱਪਾਂ ਦੀ ਉਪਲਬਧਤਾ TSMC ਨੂੰ ਨਵੀਂ ਪ੍ਰਕਿਰਿਆ ਤਕਨਾਲੋਜੀ ਦੇ ਅਧਾਰ 'ਤੇ ਤਿਆਰ ਕੀਤੇ ਭਵਿੱਖ ਦੇ ਸੈਮੀਕੰਡਕਟਰਾਂ ਦੀਆਂ ਸਮਰੱਥਾਵਾਂ ਦਾ ਮੁਲਾਂਕਣ ਕਰਨ ਦੀ ਇਜਾਜ਼ਤ ਦਿੰਦੀ ਹੈ, ਜਿਸ ਬਾਰੇ ਕੰਪਨੀ ਦਸੰਬਰ ਵਿੱਚ ਵਿਸਥਾਰ ਵਿੱਚ ਗੱਲ ਕਰੇਗੀ। ਪਰ ਤੁਸੀਂ ਪਹਿਲਾਂ ਹੀ ਕੁਝ ਲੱਭ ਸਕਦੇ ਹੋ ਅੱਜ IEDM 2019 'ਤੇ ਪੇਸ਼ਕਾਰੀ ਲਈ TSMC ਦੁਆਰਾ ਪੇਸ਼ ਕੀਤੇ ਐਬਸਟਰੈਕਟ ਤੋਂ।

ਵੇਰਵਿਆਂ ਨੂੰ ਸਪੱਸ਼ਟ ਕਰਨ ਤੋਂ ਪਹਿਲਾਂ, ਆਓ ਯਾਦ ਕਰੀਏ ਕਿ ਅਸੀਂ TSMC ਦੇ ਪਿਛਲੇ ਬਿਆਨਾਂ ਤੋਂ ਕੀ ਜਾਣਦੇ ਹਾਂ। 7nm ਪ੍ਰਕਿਰਿਆ ਦੇ ਮੁਕਾਬਲੇ, ਇਹ ਦਾਅਵਾ ਕੀਤਾ ਜਾਂਦਾ ਹੈ ਕਿ 5nm ਚਿਪਸ ਦੀ ਸ਼ੁੱਧ ਕਾਰਗੁਜ਼ਾਰੀ 15% ਵਧੇਗੀ ਜਾਂ ਖਪਤ 30% ਤੱਕ ਘਟੇਗੀ ਜੇਕਰ ਪ੍ਰਦਰਸ਼ਨ ਇੱਕੋ ਜਿਹਾ ਰਹਿੰਦਾ ਹੈ। N5P ਪ੍ਰਕਿਰਿਆ ਹੋਰ 7% ਉਤਪਾਦਕਤਾ ਜਾਂ ਖਪਤ ਵਿੱਚ 15% ਬੱਚਤ ਜੋੜ ਦੇਵੇਗੀ। ਤਰਕ ਤੱਤਾਂ ਦੀ ਘਣਤਾ 1,8 ਗੁਣਾ ਵਧ ਜਾਵੇਗੀ। SRAM ਸੈੱਲ ਸਕੇਲ 0,75 ਦੇ ਫੈਕਟਰ ਨਾਲ ਬਦਲ ਜਾਵੇਗਾ।

5nm ਚਿਪਸ ਦੇ ਉਤਪਾਦਨ ਵਿੱਚ, EUV ਸਕੈਨਰਾਂ ਦੀ ਵਰਤੋਂ ਦਾ ਪੈਮਾਨਾ ਪਰਿਪੱਕ ਉਤਪਾਦਨ ਦੇ ਪੱਧਰ ਤੱਕ ਪਹੁੰਚ ਜਾਵੇਗਾ। ਟਰਾਂਜ਼ਿਸਟਰ ਚੈਨਲ ਬਣਤਰ ਨੂੰ ਬਦਲਿਆ ਜਾਵੇਗਾ, ਸੰਭਵ ਤੌਰ 'ਤੇ ਸਿਲਿਕਨ ਦੇ ਨਾਲ ਜਾਂ ਇਸ ਦੀ ਬਜਾਏ ਜਰਨੀਅਮ ਦੀ ਵਰਤੋਂ ਕਰਕੇ। ਇਹ ਚੈਨਲ ਵਿੱਚ ਇਲੈਕਟ੍ਰੌਨਾਂ ਦੀ ਵਧੀ ਹੋਈ ਗਤੀਸ਼ੀਲਤਾ ਅਤੇ ਕਰੰਟਾਂ ਵਿੱਚ ਵਾਧਾ ਯਕੀਨੀ ਬਣਾਏਗਾ। ਪ੍ਰਕਿਰਿਆ ਤਕਨਾਲੋਜੀ ਕਈ ਨਿਯੰਤਰਣ ਵੋਲਟੇਜ ਪੱਧਰ ਪ੍ਰਦਾਨ ਕਰਦੀ ਹੈ, ਜਿਨ੍ਹਾਂ ਵਿੱਚੋਂ ਸਭ ਤੋਂ ਵੱਧ 25 nm ਪ੍ਰਕਿਰਿਆ ਤਕਨਾਲੋਜੀ ਵਿੱਚ ਉਸੇ ਦੇ ਮੁਕਾਬਲੇ 7% ਪ੍ਰਦਰਸ਼ਨ ਵਾਧਾ ਪ੍ਰਦਾਨ ਕਰੇਗਾ। I/O ਇੰਟਰਫੇਸਾਂ ਲਈ ਟਰਾਂਜ਼ਿਸਟਰ ਪਾਵਰ ਸਪਲਾਈ 1,5 V ਤੋਂ 1,2 V ਤੱਕ ਹੋਵੇਗੀ।

ਮੈਟਲਲਾਈਜ਼ੇਸ਼ਨ ਅਤੇ ਸੰਪਰਕਾਂ ਲਈ ਛੇਕ ਦੇ ਉਤਪਾਦਨ ਵਿੱਚ, ਘੱਟ ਪ੍ਰਤੀਰੋਧ ਵਾਲੀਆਂ ਸਮੱਗਰੀਆਂ ਦੀ ਵਰਤੋਂ ਕੀਤੀ ਜਾਵੇਗੀ। ਅਤਿ-ਉੱਚ-ਘਣਤਾ ਵਾਲੇ ਕੈਪਸੀਟਰਾਂ ਦਾ ਨਿਰਮਾਣ ਮੈਟਲ-ਡਾਇਲੇਕਟਿਕ-ਮੈਟਲ ਸਰਕਟ ਦੀ ਵਰਤੋਂ ਕਰਕੇ ਕੀਤਾ ਜਾਵੇਗਾ, ਜਿਸ ਨਾਲ ਉਤਪਾਦਕਤਾ ਵਿੱਚ 4% ਵਾਧਾ ਹੋਵੇਗਾ। ਆਮ ਤੌਰ 'ਤੇ, TSMC ਨਵੇਂ ਲੋ-ਕੇ ਇੰਸੂਲੇਟਰਾਂ ਦੀ ਵਰਤੋਂ ਕਰਨ ਲਈ ਸਵਿਚ ਕਰੇਗਾ। ਇੱਕ ਨਵੀਂ "ਸੁੱਕੀ" ਪ੍ਰਕਿਰਿਆ, ਮੈਟਲ ਰਿਐਕਟਿਵ ਆਇਨ ਐਚਿੰਗ (RIE), ਸਿਲਿਕਨ ਵੇਫਰ ਪ੍ਰੋਸੈਸਿੰਗ ਸਰਕਟ ਵਿੱਚ ਦਿਖਾਈ ਦੇਵੇਗੀ, ਜੋ ਅੰਸ਼ਕ ਤੌਰ 'ਤੇ ਤਾਂਬੇ ਦੀ ਵਰਤੋਂ ਕਰਕੇ ਰਵਾਇਤੀ ਦਮਿਸ਼ਕ ਪ੍ਰਕਿਰਿਆ ਨੂੰ ਬਦਲ ਦੇਵੇਗੀ (30 nm ਤੋਂ ਛੋਟੇ ਧਾਤ ਦੇ ਸੰਪਰਕਾਂ ਲਈ)। ਨਾਲ ਹੀ ਪਹਿਲੀ ਵਾਰ, ਗ੍ਰਾਫੀਨ ਦੀ ਇੱਕ ਪਰਤ ਦੀ ਵਰਤੋਂ ਤਾਂਬੇ ਦੇ ਕੰਡਕਟਰ ਅਤੇ ਸੈਮੀਕੰਡਕਟਰ (ਇਲੈਕਟ੍ਰੋਮਾਈਗਰੇਸ਼ਨ ਨੂੰ ਰੋਕਣ ਲਈ) ਦੇ ਵਿਚਕਾਰ ਇੱਕ ਰੁਕਾਵਟ ਬਣਾਉਣ ਲਈ ਕੀਤੀ ਜਾਵੇਗੀ।

IEDM 'ਤੇ ਦਸੰਬਰ ਦੀ ਰਿਪੋਰਟ ਲਈ ਦਸਤਾਵੇਜ਼ਾਂ ਤੋਂ, ਅਸੀਂ ਇਹ ਸਮਝ ਸਕਦੇ ਹਾਂ ਕਿ 5nm ਚਿਪਸ ਦੇ ਕਈ ਮਾਪਦੰਡ ਹੋਰ ਵੀ ਬਿਹਤਰ ਹੋਣਗੇ। ਇਸ ਤਰ੍ਹਾਂ, ਤਰਕ ਤੱਤਾਂ ਦੀ ਘਣਤਾ ਵੱਧ ਹੋਵੇਗੀ ਅਤੇ 1,84 ਗੁਣਾ ਤੱਕ ਪਹੁੰਚ ਜਾਵੇਗੀ। SRAM ਸੈੱਲ ਵੀ ਛੋਟਾ ਹੋਵੇਗਾ, 0,021 µm2 ਦੇ ਖੇਤਰ ਦੇ ਨਾਲ। ਪ੍ਰਯੋਗਾਤਮਕ ਸਿਲੀਕੋਨ ਦੇ ਪ੍ਰਦਰਸ਼ਨ ਦੇ ਨਾਲ ਸਭ ਕੁਝ ਕ੍ਰਮ ਵਿੱਚ ਹੈ - ਇੱਕ 15% ਵਾਧਾ ਪ੍ਰਾਪਤ ਕੀਤਾ ਗਿਆ ਸੀ, ਅਤੇ ਨਾਲ ਹੀ ਉੱਚ ਫ੍ਰੀਕੁਐਂਸੀਜ਼ ਦੇ ਰੁਕਣ ਦੇ ਮਾਮਲੇ ਵਿੱਚ ਖਪਤ ਵਿੱਚ ਇੱਕ ਸੰਭਾਵੀ 30% ਕਮੀ.

ਨਵੀਂ ਪ੍ਰਕਿਰਿਆ ਤਕਨਾਲੋਜੀ ਸੱਤ ਨਿਯੰਤਰਣ ਵੋਲਟੇਜ ਮੁੱਲਾਂ ਵਿੱਚੋਂ ਚੁਣਨਾ ਸੰਭਵ ਬਣਾਵੇਗੀ, ਜੋ ਵਿਕਾਸ ਪ੍ਰਕਿਰਿਆ ਅਤੇ ਉਤਪਾਦਾਂ ਵਿੱਚ ਵਿਭਿੰਨਤਾ ਨੂੰ ਜੋੜ ਦੇਵੇਗੀ, ਅਤੇ EUV ਸਕੈਨਰਾਂ ਦੀ ਵਰਤੋਂ ਯਕੀਨੀ ਤੌਰ 'ਤੇ ਉਤਪਾਦਨ ਨੂੰ ਸਰਲ ਬਣਾਵੇਗੀ ਅਤੇ ਇਸਨੂੰ ਸਸਤਾ ਬਣਾ ਦੇਵੇਗੀ। TSMC ਦੇ ਅਨੁਸਾਰ, EUV ਸਕੈਨਰਾਂ 'ਤੇ ਸਵਿਚ ਕਰਨਾ 0,73nm ਪ੍ਰਕਿਰਿਆ ਦੇ ਮੁਕਾਬਲੇ ਲੀਨੀਅਰ ਰੈਜ਼ੋਲਿਊਸ਼ਨ ਵਿੱਚ 7x ਸੁਧਾਰ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ। ਉਦਾਹਰਨ ਲਈ, ਪੰਜ ਪਰੰਪਰਾਗਤ ਮਾਸਕਾਂ ਦੀ ਬਜਾਏ, ਪਹਿਲੀਆਂ ਪਰਤਾਂ ਦੀਆਂ ਸਭ ਤੋਂ ਨਾਜ਼ੁਕ ਮੈਟਾਲਾਈਜ਼ੇਸ਼ਨ ਲੇਅਰਾਂ ਨੂੰ ਬਣਾਉਣ ਲਈ, ਸਿਰਫ ਇੱਕ ਈਯੂਵੀ ਮਾਸਕ ਦੀ ਲੋੜ ਹੋਵੇਗੀ ਅਤੇ, ਇਸਦੇ ਅਨੁਸਾਰ, ਪੰਜ ਦੀ ਬਜਾਏ ਸਿਰਫ ਇੱਕ ਉਤਪਾਦਨ ਚੱਕਰ. ਤਰੀਕੇ ਨਾਲ, ਧਿਆਨ ਦਿਓ ਕਿ ਈਯੂਵੀ ਪ੍ਰੋਜੈਕਸ਼ਨ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਸਮੇਂ ਚਿੱਪ 'ਤੇ ਤੱਤ ਕਿੰਨੇ ਸਾਫ਼-ਸੁਥਰੇ ਹੁੰਦੇ ਹਨ. ਸੁੰਦਰਤਾ, ਅਤੇ ਇਹ ਸਭ ਹੈ.

ਸਰੋਤ: 3dnews.ru