ডিসেম্বরে IEDM 2019 সম্মেলনে, TSMC 5nm প্রক্রিয়া প্রযুক্তি সম্পর্কে বিস্তারিত কথা বলবে

আমরা জানি, এই বছরের মার্চ মাসে, TSMC 5nm পণ্যের পাইলট উত্পাদন শুরু করে। এটি তাইওয়ানের নতুন ফ্যাব 18 প্লান্টে ঘটেছে, বিশেষভাবে নির্মিত 5nm সমাধান প্রকাশের জন্য। 5 সালের দ্বিতীয় ত্রৈমাসিকে 5nm N2020 প্রক্রিয়া ব্যবহার করে ব্যাপক উত্পাদন আশা করা হচ্ছে। একই বছরের শেষ নাগাদ, উত্পাদনশীল 5nm প্রক্রিয়া প্রযুক্তি বা N5P (পারফরম্যান্স) ভিত্তিক চিপগুলির উত্পাদন চালু করা হবে। প্রোটোটাইপ চিপগুলির প্রাপ্যতা TSMC-কে নতুন প্রক্রিয়া প্রযুক্তির উপর ভিত্তি করে উত্পাদিত ভবিষ্যতের সেমিকন্ডাক্টরগুলির ক্ষমতা মূল্যায়ন করতে দেয়, যা কোম্পানি ডিসেম্বরে বিস্তারিতভাবে কথা বলবে। কিন্তু আপনি ইতিমধ্যে কিছু খুঁজে পেতে পারেন আজ IEDM 2019 এ উপস্থাপনার জন্য TSMC দ্বারা জমা দেওয়া বিমূর্ত থেকে।

বিশদ ব্যাখ্যা করার আগে, আসুন আমরা TSMC থেকে পূর্ববর্তী বিবৃতিগুলি থেকে কী জানি তা মনে করি। 7nm প্রক্রিয়ার তুলনায়, এটি দাবি করা হয় যে 5nm চিপগুলির নেট কর্মক্ষমতা 15% বৃদ্ধি পাবে বা ব্যবহার 30% হ্রাস পাবে যদি কার্যক্ষমতা একই থাকে। N5P প্রক্রিয়া আরও 7% উত্পাদনশীলতা বা খরচে 15% সঞ্চয় যোগ করবে। যুক্তি উপাদানের ঘনত্ব 1,8 গুণ বৃদ্ধি পাবে। SRAM সেল স্কেল 0,75 এর ফ্যাক্টর দ্বারা পরিবর্তিত হবে।

5nm চিপ উৎপাদনে, EUV স্ক্যানার ব্যবহারের স্কেল পরিপক্ক উৎপাদনের পর্যায়ে পৌঁছাবে। ট্রানজিস্টর চ্যানেলের কাঠামো পরিবর্তন করা হবে, সম্ভবত সিলিকনের সাথে বা পরিবর্তে জার্মেনিয়াম ব্যবহার করে। এটি চ্যানেলে ইলেকট্রনের বর্ধিত গতিশীলতা এবং স্রোত বৃদ্ধি নিশ্চিত করবে। প্রসেস টেকনোলজি বেশ কয়েকটি কন্ট্রোল ভোল্টেজ লেভেল প্রদান করে, যার মধ্যে সর্বোচ্চটি 25 এনএম প্রসেস টেকনোলজির তুলনায় 7% কর্মক্ষমতা বৃদ্ধি প্রদান করবে। I/O ইন্টারফেসের জন্য ট্রানজিস্টর পাওয়ার সাপ্লাই 1,5 V থেকে 1,2 V পর্যন্ত হবে৷

ধাতবকরণের জন্য এবং যোগাযোগের জন্য গর্তের মাধ্যমে উৎপাদনে, এমনকি কম প্রতিরোধের উপকরণ ব্যবহার করা হবে। অতি-উচ্চ-ঘনত্বের ক্যাপাসিটারগুলি একটি ধাতু-অস্তরক-ধাতু সার্কিট ব্যবহার করে তৈরি করা হবে, যা উত্পাদনশীলতা 4% বৃদ্ধি করবে। সাধারণভাবে, TSMC নতুন লো-কে ইনসুলেটর ব্যবহারে স্যুইচ করবে। একটি নতুন "শুষ্ক" প্রক্রিয়া, মেটাল রিঅ্যাকটিভ আয়ন এচিং (RIE), সিলিকন ওয়েফার প্রসেসিং সার্কিটে উপস্থিত হবে, যা আংশিকভাবে তামা ব্যবহার করে প্রথাগত দামেস্ক প্রক্রিয়াকে প্রতিস্থাপন করবে (30 এনএম-এর চেয়ে ছোট ধাতব পরিচিতির জন্য)। এছাড়াও প্রথমবারের মতো, গ্রাফিনের একটি স্তর তামার পরিবাহী এবং সেমিকন্ডাক্টরের মধ্যে একটি বাধা তৈরি করতে ব্যবহার করা হবে (ইলেক্ট্রোমাইগ্রেশন রোধ করতে)।

IEDM-এ ডিসেম্বরের রিপোর্টের নথি থেকে, আমরা বুঝতে পারি যে 5nm চিপগুলির বেশ কয়েকটি পরামিতি আরও ভাল হবে। এইভাবে, যুক্তি উপাদানগুলির ঘনত্ব বেশি হবে এবং 1,84 গুণে পৌঁছাবে। SRAM সেলটিও ছোট হবে, যার ক্ষেত্রফল 0,021 µm2 হবে। পরীক্ষামূলক সিলিকনের পারফরম্যান্সের সাথে সবকিছু ঠিক আছে - একটি 15% বৃদ্ধি পাওয়া গেছে, সেইসাথে উচ্চ ফ্রিকোয়েন্সি হিমায়িত হওয়ার ক্ষেত্রে ব্যবহারে সম্ভাব্য 30% হ্রাস।

নতুন প্রক্রিয়া প্রযুক্তি সাতটি নিয়ন্ত্রণ ভোল্টেজ মান থেকে চয়ন করা সম্ভব করে তুলবে, যা উন্নয়ন প্রক্রিয়া এবং পণ্যগুলিতে বৈচিত্র্য যোগ করবে এবং EUV স্ক্যানারগুলির ব্যবহার অবশ্যই উত্পাদনকে সহজতর করবে এবং এটি সস্তা করে তুলবে৷ TSMC এর মতে, EUV স্ক্যানারে স্যুইচ করা 0,73nm প্রক্রিয়ার তুলনায় লিনিয়ার রেজোলিউশনে 7x উন্নতি প্রদান করে। উদাহরণস্বরূপ, প্রথম স্তরগুলির সবচেয়ে গুরুত্বপূর্ণ ধাতবকরণ স্তরগুলি তৈরি করতে, পাঁচটি প্রচলিত মুখোশের পরিবর্তে, শুধুমাত্র একটি EUV মুখোশের প্রয়োজন হবে এবং সেই অনুযায়ী, পাঁচটির পরিবর্তে শুধুমাত্র একটি উত্পাদন চক্র। যাইহোক, EUV প্রজেকশন ব্যবহার করার সময় চিপের উপাদানগুলি কতটা ঝরঝরে হয় সেদিকে মনোযোগ দিন। সৌন্দর্য, এবং যে সব.

উত্স: 3dnews.ru