JEDEC har offentliggjort en foreløbig specifikation for fjerde generations HBM4-hukommelse, som lover betydelige stigninger i kapacitet og båndbredde til kunstig intelligens og højtydende computersystemer.
JEDEC specifikation af næste generations HBM4 (High-Bandwidth Memory) hukommelse, der nærmer sig færdiggørelsen af den nye DRAM-standard, Toms Hardware. Ifølge offentliggjorte data vil HBM4 understøtte en 2048-bit grænseflade pr. stak, omend med en lavere datahastighed end HBM3E. Derudover giver den nye standard mulighed for et bredere udvalg af hukommelseslag, hvilket gør det muligt bedre at tilpasse den til forskellige typer applikationer.
Den nye HBM4-standard vil understøtte 24 GB og 32 GB stakke og vil tilbyde 4-, 8-, 12- og 16-lags stakkonfigurationer med TSV-forbindelser. JEDEC har foreløbigt aftalt hastigheder på op til 6,4 Gtps, men der er løbende diskussioner om muligheden for at opnå endnu højere datahastigheder.
En 16-lags stak baseret på 32-gigabit chips vil kunne levere en kapacitet på 64 GB, hvilket betyder, at en processor med fire hukommelsesmoduler i dette tilfælde vil kunne understøtte 256 GB hukommelse med en maksimal båndbredde på 6,56 TB/s ved hjælp af en 8192-bit grænseflade.
Selvom HBM4 vil have dobbelt så mange kanaler pr. stak sammenlignet med HBM3 og en større fysisk størrelse for at sikre kompatibilitet, vil en enkelt controller kunne køre både HBM3 og HBM4. Der vil dog være behov for forskellige substrater for at imødekomme de forskellige formfaktorer. Interessant nok nævnte JEDEC ikke muligheden for at integrere HBM4-hukommelse direkte i processorer, hvilket måske er det mest spændende aspekt ved den nye hukommelsestype.
Tidligere annoncerede SK hynix og TSMC et samarbejde om udvikling af HBM4-baserede krystaller, og senere på European Symposium 2024 bekræftede TSMC, at de ville bruge deres 12FFC+ (12nm-klasse) og N5 (5nm-klasse) processer til at producere disse krystaller.
TSMCs N5-proces muliggør integration af mere logik og flere funktioner med forbindelsesafstande fra 9 til 6 mikron, hvilket er afgørende for integration på chippen. 12FFC+-processen, baseret på TSMCs 16 nm FinFET-teknologi, vil muliggøre produktion af omkostningseffektive kernechips, der forbinder hukommelse til værtsprocessorer via siliciumwafere.
Det er værd at bemærke, at HBM4 primært er designet til behovene inden for generativ AI og højtydende databehandling, som kræver behandling af meget store mængder data og udførelse af komplekse beregninger. Derfor er det usandsynligt, at vi vil se HBM4 i klientapplikationer som GPU'er. SK hynix forventer at lancere HBM4 i 2026.
Kilde:
Kilde: 3dnews.ru
