Kao što znamo, prijelaz na 3 nm procesnu tehnologiju bit će popraćen prijelazom na novu arhitekturu tranzistora. U Samsungovim terminima, na primjer, to će biti MBCFET (Multi Bridge Channel FET) tranzistori, u kojima će kanal tranzistora izgledati kao nekoliko kanala u obliku nanostranice poredanih jedan na drugi, okruženih sa svih strana vratima (za više detalja pogledajte ).
Prema riječima programera u belgijskom Imec centru, ovo je progresivna, ali ne i idealna tranzistorska struktura koja koristi vertikalne FinFET vrata. Idealni tranzistor za sub-3 nm procesnu tehnologiju bio bi , što su predložili Belgijanci.
Imec je razvio tranzistor s odvojenim stranicama ili viljuškastim listovima. To su iste vertikalne nanostranice koje služe kao tranzistorski kanali, ali odvojene vertikalnim dielektrikom. S jedne strane dielektrika stvoren je n-kanalni tranzistor, a s druge p-kanalni tranzistor. Oba su okružena zajedničkim vratima u obliku vertikalnog rebra.
Smanjenje udaljenosti na čipu između tranzistora s različitim vodljivostma još je jedan ključni izazov za daljnje skaliranje procesa. TCAD simulacije potvrdile su da će tranzistor s odvojenim stranicama osigurati 20%-tno smanjenje površine čipa. Sveukupno, nova arhitektura tranzistora smanjit će standardnu visinu logičke ćelije na 4,3 staze. Ćelija će postati jednostavnija, što se odnosi i na izradu SRAM memorijskih ćelija.
Jednostavan prijelaz s nanostraničkog tranzistora na tranzistor s odvojenim nanostranicama osigurat će povećanje performansi od 10% uz istu potrošnju energije ili smanjenje snage od 24% bez poboljšanja performansi. Simulacije za 2-nm proces pokazale su da će SRAM ćelija koja koristi odvojene nanostranice osigurati kombinirano smanjenje površine i povećanje performansi do 30% s razmakom p- i n-spoja do 8 nm.
Izvor: 3dnews.ru
