Seperti yang kita ketahui, peralihan kepada teknologi proses 3 nm akan disertai dengan peralihan kepada seni bina transistor baharu. Dalam istilah Samsung, sebagai contoh, ini akan menjadi transistor MBCFET (Multi Bridge Channel FET), di mana saluran transistor akan kelihatan seperti beberapa saluran yang terletak di atas satu sama lain dalam bentuk halaman nano, dikelilingi pada semua sisi oleh gerbang (untuk butiran lanjut , lihat ).
Menurut pemaju dari Imec pusat Belgium, ini adalah struktur transistor yang progresif, tetapi tidak ideal menggunakan pagar FinFET menegak. Ideal untuk proses teknologi dengan skala elemen kurang daripada 3 nm , yang dicadangkan oleh orang Belgium.
Imec telah membangunkan transistor dengan halaman berpecah atau Forksheet. Ini adalah halaman nano menegak yang sama seperti saluran transistor, tetapi dipisahkan oleh dielektrik menegak. Di satu sisi dielektrik, transistor dengan saluran-n dicipta, di sisi lain, dengan saluran-p. Dan kedua-duanya dikelilingi oleh pengatup biasa dalam bentuk rusuk menegak.
Mengurangkan jarak pada cip antara transistor dengan kekonduksian yang berbeza merupakan satu lagi cabaran utama untuk proses penskalaan bawah selanjutnya. Simulasi TCAD mengesahkan bahawa transistor halaman pecah akan memberikan pengurangan 20 peratus dalam kawasan mati. Secara umum, seni bina transistor baharu akan mengurangkan ketinggian sel logik standard kepada 4,3 trek. Sel akan menjadi lebih mudah, yang juga digunakan untuk pembuatan sel memori SRAM.
Peralihan mudah daripada transistor halaman nano kepada transistor halaman nano berpecah akan memberikan peningkatan 10% dalam prestasi sambil mengekalkan penggunaan, atau pengurangan 24% dalam penggunaan tanpa meningkatkan prestasi. Simulasi untuk proses 2nm menunjukkan bahawa sel SRAM menggunakan halaman nano yang dipisahkan akan memberikan pengurangan kawasan gabungan dan peningkatan prestasi sehingga 30% dengan jarak simpang p dan n sehingga 8 nm.
Sumber: 3dnews.ru
