Mnamo Desemba katika mkutano wa IEDM 2019, TSMC itazungumza kwa undani juu ya teknolojia ya mchakato wa 5nm.

Kama tunavyojua, mnamo Machi mwaka huu, TSMC ilianza uzalishaji wa majaribio wa bidhaa za 5nm. Hii ilitokea katika kiwanda kipya cha Fab 18 huko Taiwan, kujengwa maalum kwa kutolewa kwa suluhisho za 5nm. Uzalishaji wa wingi kwa kutumia mchakato wa 5nm N5 unatarajiwa katika robo ya pili ya 2020. Mwishoni mwa mwaka huo huo, utengenezaji wa chips kulingana na teknolojia ya uzalishaji ya 5nm au N5P (utendaji) itazinduliwa. Upatikanaji wa chips za mfano huruhusu TSMC kutathmini uwezo wa semiconductors za siku zijazo zinazozalishwa kulingana na teknolojia mpya ya mchakato, ambayo kampuni itazungumza kwa undani mnamo Desemba. Lakini unaweza tayari kujua kitu leo kutoka kwa muhtasari uliowasilishwa na TSMC ili kuwasilishwa katika IEDM 2019.

Kabla ya kufafanua maelezo, hebu tukumbuke kile tunachojua kutoka kwa taarifa za awali kutoka TSMC. Ikilinganishwa na mchakato wa 7nm, inadaiwa kuwa utendaji wa jumla wa chips 5nm utaongezeka kwa 15% au matumizi yatapungua kwa 30% ikiwa utendakazi utabaki sawa. Mchakato wa N5P utaongeza tija nyingine ya 7% au akiba ya 15% katika matumizi. Uzito wa vipengele vya mantiki utaongezeka kwa mara 1,8. Kiwango cha seli ya SRAM kitabadilika kwa kipengele cha 0,75.

Katika utengenezaji wa chips 5nm, kiwango cha matumizi ya skana za EUV kitafikia kiwango cha uzalishaji wa kukomaa. Muundo wa chaneli ya transistor itabadilishwa, ikiwezekana kwa kutumia germanium pamoja na au badala ya silikoni. Hii itahakikisha kuongezeka kwa uhamaji wa elektroni kwenye chaneli na kuongezeka kwa mikondo. Teknolojia ya mchakato hutoa viwango kadhaa vya udhibiti wa voltage, ya juu ambayo itatoa ongezeko la utendaji wa 25% ikilinganishwa na sawa katika teknolojia ya mchakato wa 7 nm. Usambazaji wa umeme wa transistor kwa violesura vya I/O utaanzia 1,5 V hadi 1,2 V.

Katika uzalishaji wa kupitia mashimo kwa metallization na kwa mawasiliano, vifaa na upinzani hata chini zitatumika. Capacitors ya ultra-high-wiani itatengenezwa kwa kutumia mzunguko wa chuma-dielectric-chuma, ambayo itaongeza tija kwa 4%. Kwa ujumla, TSMC itabadilika na kutumia vihami vihami vya chini-K. Mchakato mpya wa "kavu", Metal Reactive Ion Etching (RIE), utaonekana katika mzunguko wa usindikaji wa kaki ya silicon, ambayo itachukua nafasi ya mchakato wa jadi wa Dameski kwa kutumia shaba (kwa mawasiliano ya chuma chini ya nm 30). Pia kwa mara ya kwanza, safu ya graphene itatumika kuunda kizuizi kati ya waendeshaji wa shaba na semiconductor (kuzuia electromigration).

Kutoka kwa hati za ripoti ya Desemba katika IEDM, tunaweza kupata kwamba idadi ya vigezo vya chips 5nm itakuwa bora zaidi. Kwa hivyo, wiani wa mambo ya mantiki itakuwa ya juu na kufikia mara 1,84. Seli ya SRAM pia itakuwa ndogo, ikiwa na eneo la 0,021 µm2. Kila kitu kinafaa kwa utendaji wa silicon ya majaribio - ongezeko la 15% lilipatikana, pamoja na uwezekano wa kupunguzwa kwa 30% katika kesi ya kufungia kwa masafa ya juu.

Teknolojia mpya ya mchakato itafanya iwezekanavyo kuchagua kutoka kwa maadili saba ya voltage ya udhibiti, ambayo itaongeza aina mbalimbali za mchakato wa maendeleo na bidhaa, na matumizi ya scanners za EUV hakika itarahisisha uzalishaji na kuifanya kuwa nafuu. Kulingana na TSMC, kubadili kwa vichanganuzi vya EUV hutoa uboreshaji wa 0,73x katika azimio la mstari ikilinganishwa na mchakato wa 7nm. Kwa mfano, ili kuzalisha tabaka muhimu zaidi za metallization za tabaka za kwanza, badala ya masks tano ya kawaida, mask moja tu ya EUV itahitajika na, ipasavyo, mzunguko mmoja tu wa uzalishaji badala ya tano. Kwa njia, makini na jinsi mambo safi kwenye chip yanavyogeuka wakati wa kutumia makadirio ya EUV. Uzuri, na ndivyo tu.

Chanzo: 3dnews.ru