Vydána společnost Intel Foundry reklamní dokument, kde podrobně popsal pokročilá hardwarová řešení společnosti v oblasti návrhu a implementace pro aplikace umělé inteligence a vysoce výkonných výpočtů. Společnost Intel také představila „testovací prostředí pro čipy umělé inteligence“, kde demonstrovala současné možnosti společnosti v oblasti balení.
Společnost Intel předvedla systém v balení (SiP) o velikosti osmi standardních čipových masek, včetně čtyř logických bloků, 12 zásobníků třídy HBM4 a dvou I/O bloků. Na rozdíl od většího konceptu se 16 logickými bloky a 24 zásobníky HBM5, zastoupený společností minulý měsíc je tento systém dnes skutečně připraven k výrobě.
Je důležité poznamenat, že Intel Foundry nepředvedl funkční akcelerátor umělé inteligence, ale spíše „testovací čip umělé inteligence“, který demonstruje, jak lze fyzicky vytvořit (nebo spíše sestavit) budoucí procesory pro umělou inteligenci a vysoce výkonné výpočetní techniky. Intel předvádí celou konstrukční metodu, která kombinuje velké výpočetní jednotky, vysokorychlostní paměťové zásobníky, ultrarychlá propojení mezi čipy a nové energetické technologie v jednom, technologicky pokročilém balíčku. Tento balíček se výrazně liší od toho, co v současnosti nabízejí společnosti jako TSMC. Intel chce ukázat, že vysoce výkonné procesory umělé inteligence nové generace mohou mít vícečipové konstrukce a Intel Foundry je již schopen vyrábět.
Jádrem demonstrované platformy jsou čtyři velké logické bloky, pravděpodobně postavené na 18A procesu od Intelu (a tedy s RibbonFETy a napájecím zdrojem PowerVia pro zadní sběrnici), obklopené paměťovými zásobníky třídy HBM4 a I/O bloky. Všechny klíčové prvky jsou pravděpodobně propojeny můstky EMIB-T 2.5D zabudovanými přímo do substrátu pouzdra. Intel používá technologii mezičipového rozhraní EMIB-T, která přidává křemíkové průchodky uvnitř můstků, aby umožnila tok energie a signálů vertikálně i horizontálně, čímž se maximalizuje hustota propojení a dodávka energie. Platforma je navržena pro rozhraní čip-čip UCIe pracující s rychlostí 32 GT/s a více, která se pravděpodobně používají i k propojení zásobníků C-HBM4E.
Testovací vzorek čipu také demonstruje přechod společnosti Intel k vertikálnímu uspořádání. Plán vývoje společnosti zahrnuje technologii Intel 18A-PT, navrženou speciálně pro čipy, které vyžadují další logické čipy nebo paměť uložené nahoře. Čiplety proto musí mít napájení ze zadní strany a využívat propojení skrz otvory a hybridní propojení. V případě „testovacího vzorku procesoru s umělou inteligencí“ jsou základní čipy 18A-PT umístěny pod výpočetními čipy 18A/18A-P a fungují buď jako velké čipy mezipaměti, nebo vykonávají jiné podpůrné funkce. Pro vertikální propojení čipů používá Intel rodinu technologií uspořádání Foveros – Foveros 2.5D, Foveros-R a Foveros Direct 3D. Tyto technologie umožňují jemné propojení měděnými propojeními mezi aktivními čipy, což zajišťuje maximální propustnost a energetickou účinnost na horních čipech. Spolu s můstky EMIB tyto metody umožňují Intelu vytvořit hybridní laterálně-vertikální sestavu, kterou společnost prezentuje jako alternativu k velkým křemíkovým meziprocesorům s vyšším využitím a výtěžností waferu.
U vícečipových akcelerátorů s umělou inteligencí a HPC je primárním konstrukčním omezením spotřeba energie. Aby se tento problém vyřešil, musí platforma Intel integrovat všechny nejnovější inovace společnosti Intel v oblasti úspory energie, včetně technologie PowerVia, integrovaných kondenzátorů Omni MIM, oddělení na úrovni můstků v kondenzátorech EMIB-T, eDTC a eMIM-T na základní desce a integrovaných cívek CoaxMIL pro podporu polointegrovaných regulátorů napětí (IVR) umístěných pod každým vrstvou a pod samotným pouzdrem (na rozdíl od IVR v čipu TSMC CoWoS-L, které jsou součástí meziprocesoru). Tato vícevrstvá síť je navržena tak, aby udržovala stabilní proud pro generativní úlohy umělé inteligence bez snižování úrovní napětí.
Intel se svou demonstrací evidentně snaží přilákat zákazníky. V současné době není známo, zda akcelerátor umělé inteligence nové generace s kódovým označením Jaguar Shores, jehož spuštění je plánováno na rok 2027, využije architekturu, kterou Intel předvádí dnes.
Zdroj:
Zdroj: 3dnews.ru
