Intel Foundry a publié document publicitaireIntel a présenté en détail ses solutions de conception et de mise en œuvre matérielles avancées pour les applications d'IA et de calcul haute performance. L'entreprise a également dévoilé un banc d'essai pour puces d'IA, illustrant ses capacités actuelles en matière d'encapsulation.
Intel a présenté un système intégré (SiP) de la taille de huit masques de puce standard, comprenant quatre blocs logiques, douze modules HBM4 et deux blocs d'E/S. Contrairement au concept plus grand comportant seize blocs logiques et vingt-quatre modules HBM5, représentée par la société Le mois dernier, ce système était en fait prêt pour la production aujourd'hui.
Il est important de noter qu'Intel Foundry n'a pas présenté un accélérateur d'IA fonctionnel, mais plutôt une puce de test d'IA illustrant comment les futurs processeurs d'IA et de calcul haute performance peuvent être physiquement conçus (ou plutôt assemblés). Intel présente une méthode de conception complète qui combine de grandes unités de calcul, des piles de mémoire à haut débit, des interconnexions inter-puces ultrarapides et de nouvelles technologies d'alimentation dans un seul boîtier technologiquement avancé. Ce boîtier diffère considérablement de ce que proposent actuellement des entreprises comme TSMC. Intel souhaite démontrer que les processeurs d'IA haute performance de nouvelle génération peuvent intégrer des architectures multi-puces, et Intel Foundry est déjà capable de les produire.
Au cœur de la plateforme présentée se trouvent quatre blocs logiques de grande taille, vraisemblablement gravés selon le procédé Intel 18A (et donc équipés de transistors RibbonFET et d'une alimentation PowerVia), entourés de modules mémoire HBM4 et de blocs d'E/S. Tous les éléments clés sont vraisemblablement connectés par des ponts EMIB-T 2.5D intégrés directement dans le substrat du boîtier. Intel utilise la technologie d'interface inter-puces EMIB-T, qui ajoute des vias traversants au sein des ponts pour permettre la circulation de l'alimentation et des signaux verticalement et horizontalement, optimisant ainsi la densité d'interconnexion et l'alimentation. La plateforme est conçue pour les interfaces puce-à-puce UCIe fonctionnant à 32 GT/s et plus, qui sont vraisemblablement également utilisées pour connecter les modules C-HBM4E.
L'échantillon de test de puce illustre également la transition d'Intel vers l'encapsulation verticale. La feuille de route de l'entreprise inclut la technologie Intel 18A-PT, conçue spécifiquement pour les chiplets nécessitant l'empilement d'autres puces logiques ou de mémoire. Par conséquent, les chiplets doivent être alimentés par l'arrière et utiliser des interconnexions traversantes et hybrides. Dans le cas de l'échantillon de test de processeur IA, les puces de base 18A-PT sont positionnées sous les puces de calcul 18A/18A-P et servent soit de puces de mémoire cache de grande capacité, soit assurent d'autres fonctions de support. Pour connecter verticalement les chiplets, Intel utilise la famille de technologies d'encapsulation Foveros : Foveros 2.5D, Foveros-R et Foveros Direct 3D. Ces technologies permettent des interconnexions en cuivre à pas fin entre les puces actives afin de garantir un débit et une efficacité énergétique optimaux pour les puces supérieures. Associées aux ponts EMIB, ces méthodes permettent à Intel de créer un assemblage hybride latéral-vertical, que l'entreprise présente comme une alternative aux interposeurs en silicium de grande taille, offrant une meilleure utilisation des plaquettes et un rendement supérieur.
Pour les accélérateurs IA et HPC multi-puces, la principale contrainte de conception est la consommation d'énergie. Pour y remédier, la plateforme Intel doit intégrer toutes ses dernières innovations en matière d'économie d'énergie, notamment PowerVia, les condensateurs intégrés Omni MIM, le découplage au niveau du pont dans EMIB-T, les condensateurs eDTC et eMIM-T sur la puce de base, et les inductances intégrées CoaxMIL pour alimenter les régulateurs de tension semi-intégrés (IVR) situés sous chaque pile et sous le boîtier lui-même (contrairement aux IVR du CoWoS-L de TSMC, qui font partie de l'interposeur). Ce réseau multicouche est conçu pour maintenir un courant stable pour les charges de travail d'IA générative sans réduction des niveaux de tension.
Intel cherche manifestement à séduire les clients avec cette démonstration. On ignore pour l'instant si l'accélérateur d'IA de nouvelle génération, nom de code Jaguar Shores et dont le lancement est prévu pour 2027, utilisera l'architecture présentée aujourd'hui par Intel.
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Source: 3dnews.ru
