JEDEC פרסמה מפרט ראשוני לזיכרון HBM4 מהדור הרביעי, המבטיח גידול משמעותי בקיבולת ובתפוקה עבור בינה מלאכותית ומערכות מחשוב בעלות ביצועים גבוהים.
JEDEC מפרט הזיכרון HBM4 (High-Bandwidth Memory) מהדור הבא, המתקרב להשלמת הפיתוח של תקן DRAM חדש, החומרה של טום. לפי נתונים שפורסמו, HBM4 יתמוך בממשק של 2048 סיביות לכל מחסנית, אם כי בקצב נתונים נמוך יותר בהשוואה ל-HBM3E. בנוסף, התקן החדש מספק מגוון רחב יותר של שכבות זיכרון, שיאפשרו התאמה טובה יותר לסוגים שונים של אפליקציות.
תקן HBM4 החדש יתמוך בערימות של 24 GB ו-32 GB, ויציע גם תצורות עבור ערימות של 4, 8, 12 ו-16 שכבות עם חיבורי TSV אנכיים. ועדת JEDEC הסכימה באופן טנטטיבי על מהירויות של עד 6,4 Gt/s, אך נמשכים דיונים לגבי האפשרות להשיג קצבי נתונים גבוהים עוד יותר.
ערימה של 16 שכבות המבוססת על שבבי 32 גיגה-ביט תוכל לספק קיבולת של 64 ג'יגה-בייט, כלומר, במקרה זה, מעבד עם ארבעה מודולי זיכרון יוכל לתמוך ב-256 ג'יגה-בייט של זיכרון ברוחב פס שיא של 6,56 TB/s באמצעות ממשק 8192-bit.
למרות של-HBM4 יהיה מספר כפול של ערוצים לכל מחסנית בהשוואה ל-HBM3 וגודל פיזי גדול יותר כדי להבטיח תאימות, בקר יחיד יוכל לטפל גם ב-HBM3 וגם ב-HBM4. עם זאת, יידרשו מצעים שונים כדי להתאים לגורמי צורה שונים. מעניין ש-JEDEC לא הזכיר את האפשרות לשלב זיכרון HBM4 ישירות במעבדים, שזה אולי ההיבט המסקרן ביותר בסוג הזיכרון החדש.
בעבר, SK hynix ו-TSMC הכריזו על שיתוף פעולה בפיתוח גבישי בסיס HBM4, וקצת מאוחר יותר בסימפוזיון האירופי 2024, TSMC אישרה שהיא תשתמש בתהליכים 12FFC+ (12nm class) ו-N5 (5nm class) להפקת גבישים אלה.
תהליך ה-N5 של TSMC מאפשר אינטגרציה של לוגיקה ופונקציות נוספות, עם גובה חיבורים הנעים בין 9 ל-6 מיקרון, וזה קריטי לאינטגרציה על-שבב. תהליך 12FFC+, המבוסס על טכנולוגיית 16nm FinFET של TSMC, יפיק קוביות בסיס חסכוניות המחברים זיכרון למעבדים מארח באמצעות פרוסות סיליקון.
שימו לב ש-HBM4 מיועד בעיקר לצרכים של בינה מלאכותית גנרטיבית ומחשוב בעל ביצועים גבוהים, הדורשים עיבוד כמויות גדולות מאוד של נתונים וביצוע חישובים מורכבים. לכן, לא סביר שנראה HBM4 ביישומי לקוח כמו GPUs. SK hynix מצפה להשיק את הייצור של HBM4 ב-2026.
מקור:
מקור: 3dnews.ru
