Wie wir wissen, begann TSMC im März dieses Jahres mit der Pilotproduktion von 5-nm-Produkten. Dies geschah im neuen Werk Fab 18 in Taiwan. für die Veröffentlichung von 5-nm-Lösungen. Die Massenproduktion im 5-nm-N5-Verfahren wird für das zweite Quartal 2020 erwartet. Bis Ende desselben Jahres wird die Produktion von Chips auf Basis der produktiven 5-nm-Prozesstechnologie oder N5P (Performance) gestartet. Die Verfügbarkeit von Prototyp-Chips ermöglicht es TSMC, die Fähigkeiten zukünftiger Halbleiter zu bewerten, die auf der Grundlage der neuen Prozesstechnologie hergestellt werden, worüber das Unternehmen im Dezember ausführlich sprechen wird. Aber man kann schon etwas herausfinden aus Abstracts, die von TSMC zur Präsentation auf der IEDM 2019 eingereicht wurden.
Bevor wir die Details klären, erinnern wir uns an das, was wir aus früheren Aussagen von TSMC wissen. Im Vergleich zum 7-nm-Prozess wird behauptet, dass sich die Nettoleistung von 5-nm-Chips um 15 % erhöht bzw. der Verbrauch bei gleichbleibender Leistung um 30 % sinkt. Der N5P-Prozess wird die Produktivität um weitere 7 % steigern oder den Verbrauch um 15 % senken. Die Dichte der Logikelemente wird um das 1,8-fache erhöht. Die SRAM-Zellenskala ändert sich um den Faktor 0,75.
Bei der Produktion von 5-nm-Chips wird der Einsatz von EUV-Scannern das Niveau einer ausgereiften Produktion erreichen. Die Kanalstruktur des Transistors wird geändert, möglicherweise durch die Verwendung von Germanium zusammen mit oder anstelle von Silizium. Dadurch wird eine erhöhte Mobilität der Elektronen im Kanal und eine Erhöhung der Ströme gewährleistet. Die Prozesstechnologie bietet mehrere Steuerspannungsstufen, von denen die höchste eine Leistungssteigerung von 25 % im Vergleich zur 7-nm-Prozesstechnologie bietet. Die Transistorstromversorgung für die I/O-Schnittstellen reicht von 1,5 V bis 1,2 V.
Bei der Herstellung von Durchgangslöchern für Metallisierungen und für Kontakte werden Materialien mit noch geringerem Widerstand verwendet. Die Kondensatoren mit ultrahoher Dichte werden mithilfe eines Metall-Dielektrikum-Metall-Schaltkreises hergestellt, was die Produktivität um 4 % steigern wird. Im Allgemeinen wird TSMC auf die Verwendung neuer Low-K-Isolatoren umsteigen. Ein neuer „trockener“ Prozess, Metal Reactive Ion Etching (RIE), wird im Siliziumwafer-Verarbeitungskreislauf auftauchen und den traditionellen Damaskus-Prozess mit Kupfer (für Metallkontakte kleiner als 30 nm) teilweise ersetzen. Außerdem wird erstmals eine Schicht aus Graphen verwendet, um eine Barriere zwischen den Kupferleitern und dem Halbleiter zu schaffen (um Elektromigration zu verhindern).
Aus den Dokumenten für den Dezember-Bericht bei IEDM können wir entnehmen, dass eine Reihe von Parametern von 5-nm-Chips noch besser sein werden. Dadurch wird die Dichte der Logikelemente höher sein und das 1,84-fache erreichen. Auch die SRAM-Zelle wird mit einer Fläche von 0,021 µm2 kleiner. Mit der Leistung des experimentellen Siliziums ist alles in Ordnung – es wurde eine Steigerung um 15 % sowie eine mögliche Reduzierung des Verbrauchs um 30 % im Falle des Einfrierens der hohen Frequenzen erzielt.
Die neue Prozesstechnologie ermöglicht die Auswahl aus sieben Steuerspannungswerten, was den Entwicklungsprozess und die Produkte abwechslungsreicher macht, und der Einsatz von EUV-Scannern wird die Produktion definitiv vereinfachen und kostengünstiger machen. Laut TSMC bietet die Umstellung auf EUV-Scanner eine 0,73-fache Verbesserung der linearen Auflösung im Vergleich zum 7-nm-Prozess. Um beispielsweise die kritischsten Metallisierungsschichten der ersten Schichten herzustellen, wird anstelle von fünf herkömmlichen Masken nur eine EUV-Maske und dementsprechend nur ein Produktionszyklus statt fünf erforderlich sein. Achten Sie bei der EUV-Projektion übrigens darauf, wie sauber die Elemente auf dem Chip aussehen. Schönheit, und das ist alles.
Source: 3dnews.ru
