Som vi vet började TSMC i mars i år pilotproduktion av 5nm-produkter. Detta hände på den nya Fab 18-fabriken i Taiwan, för lanseringen av 5nm-lösningar. Massproduktion med 5nm N5-processen förväntas under andra kvartalet 2020. I slutet av samma år kommer produktionen av chips baserad på den produktiva 5nm processteknologin eller N5P (performance) att lanseras. Tillgången på prototypchips gör att TSMC kan utvärdera kapaciteten hos framtida halvledare som produceras baserat på den nya processteknologin, som företaget kommer att prata om i detalj i december. Men du kan redan ta reda på något från sammanfattningar inlämnade av TSMC för presentation vid IEDM 2019.
Innan vi klargör detaljerna, låt oss komma ihåg vad vi vet från tidigare uttalanden från TSMC. Jämfört med 7nm-processen påstås det att nettoprestandan för 5nm-chips kommer att öka med 15 % eller att förbrukningen kommer att minska med 30 % om prestandan förblir densamma. N5P-processen kommer att lägga till ytterligare 7 % produktivitet eller 15 % besparingar i förbrukning. Tätheten av logiska element kommer att öka med 1,8 gånger. SRAM-cellskalan kommer att ändras med en faktor på 0,75.
Vid produktion av 5nm-chips kommer användningsskalan för EUV-skannrar att nå nivån av mogen produktion. Transistorkanalstrukturen kommer att ändras, eventuellt genom att använda germanium tillsammans med eller istället för kisel. Detta kommer att säkerställa ökad rörlighet för elektroner i kanalen och en ökning av strömmarna. Processtekniken ger flera styrspänningsnivåer, varav den högsta ger en prestandaökning på 25 % jämfört med samma i 7 nm processteknik. Transistorströmförsörjningen för I/O-gränssnitten kommer att variera från 1,5 V till 1,2 V.
Vid tillverkning av genomgående hål för metallisering och för kontakter kommer material med ännu lägre motstånd att användas. Kondensatorerna med ultrahög densitet kommer att tillverkas med en metall-dielektrisk-metallkrets, vilket kommer att öka produktiviteten med 4 %. I allmänhet kommer TSMC att gå över till att använda nya låg-K isolatorer. En ny "torr" process, Metal Reactive Ion Etching (RIE), kommer att dyka upp i bearbetningskretsen för kiselskivor, som delvis kommer att ersätta den traditionella Damaskus-processen med koppar (för metallkontakter mindre än 30 nm). Också för första gången kommer ett lager av grafen att användas för att skapa en barriär mellan kopparledarna och halvledaren (för att förhindra elektromigrering).
Från dokumenten för decemberrapporten på IEDM kan vi utläsa att ett antal parametrar för 5nm-chips kommer att bli ännu bättre. Således kommer densiteten av logiska element att vara högre och nå 1,84 gånger. SRAM-cellen kommer också att vara mindre, med en yta på 0,021 µm2. Allt är i sin ordning med det experimentella kislets prestanda - en ökning med 15 % erhölls, samt en möjlig minskning av förbrukningen med 30 % vid frysning av de höga frekvenserna.
Den nya processtekniken kommer att göra det möjligt att välja mellan sju styrspänningsvärden, vilket kommer att ge variation till utvecklingsprocessen och produkterna, och användningen av EUV-skannrar kommer definitivt att förenkla produktionen och göra den billigare. Enligt TSMC ger byte till EUV-skannrar en 0,73x förbättring av linjär upplösning jämfört med 7nm-processen. Till exempel, för att producera de mest kritiska metalliseringsskikten av de första skikten, istället för fem konventionella masker, kommer endast en EUV-mask att krävas och följaktligen endast en produktionscykel istället för fem. Var förresten uppmärksam på hur snygga elementen på chippet blir när du använder EUV-projektion. Skönhet, och det är allt.
Källa: 3dnews.ru