CoreBoot 26.09, un projet développant une alternative libre aux firmwares et BIOS propriétaires, est disponible. Son code est distribué sous licence GPLv2. Cette nouvelle version intègre 1 251 modifications, réalisées grâce à la contribution de 112 développeurs, dont 28 nouveaux venus dans le projet.
Les principaux changements:
- La prise en charge de 26 cartes mères a été implémentée :
- Acer TravelMate P633-M et P633-V ;
- Apple iMac 4,1 ;
- ASRock Fatal1ty Z97X Killer et Z97 Anniversary ;
- ASUS B85M-E, Maximus VI GENE, Maximus VII GENE et ASUS Maximus VII HERO ;
- Ordinateur portable Framework 12 (Intel Core de 13e génération) ;
- GIGABYTE MZ33-AR1 ;
- Intel NUC D33217GKE ;
- LattePanda Mu DFR1141, DFR1142 ;
- Lenovo ThinkPad X380 Yoga, ThinkStation P320 ;
- MSI PRO B760-P WIFI DDR4 (MS-7D98) ;
- NVIDIA Porg (Jetson Nano) ;
- Qotom Q535G6;
- Rave de Saphir2 (Faegan);
- Siemens FA ASL ;
- 5 cartes utilisées dans divers appareils fonctionnant sous Chrome OS ou серверах Google.
- Les analyseurs de données externes ont été audités afin de prévenir les vulnérabilités. Une protection contre la lecture hors tampon a été mise en place. Des contrôles de taille et de limites ont été ajoutés au moteur de rendu BMP, au CBFS (CoreBoot File System) et au FMAP (Flash Map). Des contrôles d'intégrité des en-têtes FDT (Flattened Device Tree) ont été implémentés. Une protection contre la récursion cyclique a été ajoutée lors du parcours des éléments du bus. Un plantage au démarrage a été implémenté en cas d'échec de l'initialisation du SMM (System Management Mode).
- Le firmware et les outils hôtes (ifdtool, cbmem) ont été convertis pour utiliser la norme C23 (-std=gnu23), qui nécessite les compilateurs GCC 14+ ou Clang 18+.
- Pour les plateformes Intel, la prise en charge du cache DDR5 SPD avec hachage de contrôle d'intégrité SHA-256 stocké dans la NVRAM TPM (SPD_CACHE_TPM_HASH) a été ajoutée.
- Prise en charge améliorée des codecs audio Realtek (ALC1150, ALC662/892/1200).
- Génération ACPI améliorée pour les piles de caméras IPU3 MIPI.
- La prise en charge expérimentale des processeurs AMD Turin a été ajoutée, avec le mécanisme CPPC (Collaborative Processor Performance Control), le routage des interruptions IOAPIC et la configuration FADT/amdfwtool. La prise en charge de la première carte mère de la plateforme EPIC, la GIGABYTE MZ33-AR1, a également été ajoutée.
- Le menu des paramètres CFR (Customizable Firmware Runtime) a été étendu, le menu du firmware EC (Embedded Controller firmware) a été implémenté pour les cartes Lenovo et ChromeEC, ainsi que le menu de contrôle Intel ME et Hyper-Threading.
- La possibilité d'activer la console via le port série pendant son fonctionnement a été mise en place.
- La politique du projet concernant l'utilisation d'outils d'IA pour la revue de code a été approuvée, et un fichier AGENTS.md a été créé avec des instructions pour les agents d'IA (exigeant que les commentaires d'IA soient marqués avec l'indicateur « [généré par l'IA] », autorisant uniquement la création de nouveaux rapports de problèmes, interdisant la définition d'indicateurs de revue, imposant un style de codage et interdisant le lancement d'actions dans Gerrit).
- Versions mises à jour de binutils 2.46.1, LLVM 22.1.8, NASM 3.02, CMake 4.3.4, MPC 1.4.1.
Par ailleurs, le nouveau calendrier de publication du projet LibreBoot est digne d'intérêt. Au lieu d'une publication fixe deux fois par an, en janvier et décembre, comme prévu auparavant, les versions seront désormais publiées tous les 6 à 24 mois (généralement 8 à 16 mois) dès qu'elles seront prêtes. Cette année, une version était prévue en juin, mais il a été décidé de l'annuler. La version prévue en décembre est également annulée, et la prochaine version ne sera pas publiée avant l'été 2027, soit un an et demi après la dernière mise à jour de LibreBoot. Ce changement d'approche permettra des tests plus approfondis et évitera les publications précipitées qui donnent l'impression d'un produit inachevé.
Source: opennet.ru
